标准的 FPGA 配置包含由四阶级联积分梳状滤波器（CIC filters）构成的数字下变频。级联积分梳状滤波器（CIC filters)是仅仅利用加法器和延时器（寄存器）来构成的高效滤波器。
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...积分梳状滤波器（CIC）设计 下面介绍FPGA在数字通信中的一个应用实例：用FPGA实现级联积分梳状滤波器（Cascade Integrator Comb, CIC)。CIC滤波器在数字通信、数字电视中有广泛的应用，特别是广泛应用在全数字接收机中。
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和级联积分梳状滤波器 Cascaded Integrator-Comb Filter ; CICF
The output data rate is 20Hz. The filter's decimation ratio is 12800, with decimation ratio of 3200 realized by the CIC filter and decimation ratio of 4 realized by the half band filter.
本论文设计的数字抽取滤波器采样频率为256KHz,输出数据率为20Hz,要求整个滤波器实现12800倍降采样,其中级联积分梳状滤波器实现3200倍降采样,半带滤波器实现最后的四倍频降采样。
参考来源 - 24位∑·2,447,543篇论文数据，部分数据来源于NoteExpress
研究了高倍抽取的数字下变频设计，重点分析了基于级联积分梳状滤波器、级联补偿滤波器、级联根升余弦滤波器的多级抽样频率算法。
In this paper, the high decimation ratio of digital down converter is studied and the multi-stage decimation algorithm is especially analyzed based on CIC filter, CFIR filter and RRC filter.
分析了级联积分梳状（CIC）滤波器的结构，证明其可以高效地胜任抽取滤波的任务。
The structure of Cascaded Integrator Comb (CIC) filter is discussed. CIC filter can efficiently perform the task of both decimating and filtering.
无线和局域网通信系统发送信号、信息的速度和频率常常超过数字处理能力的上限（比如56Hz）。使用中频（IF）级可将信号频率降低到ADC可以接受的值上（例如100MSa/s）。而信息占据的频带可能比ADC带宽还要低很多（例如，l00kHz）。对窄带通信而言，信道带宽远低于第一个ADC的速率（（fbandwidth/fs）《1）。对于宽带应用，二者带宽需求的差异可小于10倍。不过，ADC采样后的信号在送入“后端”处理器进行分析之前必须首先被下变换到基带。这一般是通过将数字化之后的信号与一个合成的正弦信号（正弦和余弦）混频来完成的，其中合成的正弦信号来自直接数字综合器或DDS。利用这个过程可将期望的信道变换到直流。一旦变换到直流，期望的信道就可以由频率选择滤波器从宽带频谱中选出。不过，所需的下变换必须工作在较高的实时数据率下，这导致无法用普通的FIR从ADC输出中提取期望的信息，这时需要一种快速而简单的解决方案。针对这个问题的一个解决方案是数字下变频器，也称为信道器。首选的信道器结构为级联积分器梳状（CIC）滤波器，或叫做 Hogenauer滤波器。
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